SPC5634MF2MLQ80 32-Bit Mikrokontroller - MCU NXP 32-Bit MCU, Power Arch Kär, 1.5MB Flash, 80MHz, -40/+125degC, Automotive Grad, QFP 144
♠ Produktbeschreiwung
| Produit Attributer | Attribut Wäert |
| Hersteller: | NXP |
| Produit Kategorie: | 32-bëssen Microcontrollers - MCU |
| RoHS: | Detailer |
| Serie: | MPC5634M Fotoen |
| Montage Stil: | SMD/SMT |
| Package / Fall: | LQFP-144 |
| Kär: | e200z3 |
| Programm Memory Gréisst: | 1,5 MB |
| Daten RAM Gréisst: | 94 kb |
| Datebus Breet: | 32 bit |
| ADC Resolutioun: | 2 x 8 bit/10 bit/12 bit |
| Maximal Auer Frequenz: | 80 MHz |
| Zuel vun I/Os: | 80 I/O |
| Versorgungsspannung - Min: | 1,14 V |
| Versuergungsspannung - Max: | 1,32 V |
| Minimum Operatioun Temperatur: | -40 C |
| Maximal Operatioun Temperatur: | +150 C |
| Qualifikatioun: | AEC-Q100 |
| Verpakung: | Schacht |
| Analog Versuergungsspannung: | 5,25 V |
| Marke: | NXP Semiconductors |
| Daten RAM Typ: | SRAM |
| I/O Spannung: | 5,25 V |
| Feuchtigkeitempfindlech: | Jo |
| Produit: | MCU |
| Produit Typ: | 32-bëssen Microcontrollers - MCU |
| Programm Memory Typ: | Flash |
| Factory Pack Quantitéit: | 60 |
| Ënnerkategorie: | Mikrokontroller - MCU |
| Watchdog Timer: | Watchdog Timer |
| Deel # Aliasen: | 935311091557 |
| Eenheet Gewiicht: | 1,319 g |
♠ 32-Bit Mikrokontroller - MCU
Dës 32-Bit Automobile Mikrokontroller sinn eng Famill vu System-on-Chip (SoC) Geräter déi all d'Features vun der MPC5500 Famill enthalen a vill nei Features gekoppelt mat High-Performance 90 nm CMOS Technologie fir eng wesentlech Reduktioun vun de Käschten pro Feature a bedeitend ze bidden. Leeschtung Verbesserung.Den fortgeschrattenen a kosteneffizienten Hostprozessor Kär vun dëser Autoscontrollerfamill ass op Power Architecture® Technologie gebaut.Dës Famill enthält Verbesserungen, déi d'Architektur fit an embedded Uwendungen verbesseren, enthält zousätzlech Instruktiounsunterstëtzung fir digital Signalveraarbechtung (DSP), integréiert Technologien - wéi eng verstäerkte Zäitprozessor Eenheet, verstäerkte Queued Analog-zu-Digital Konverter, Controller Area Network, an e verstäerkte modulare Input-Output System - dat ass wichteg fir haut niddereg-Enn Powertrain Uwendungen.Dës Apparatfamill ass eng komplett kompatibel Extensioun zu der Freescale MPC5500 Famill.Den Apparat huet eng eenzeg Niveau vun Erënnerung Hierarchie besteet aus bis zu 94 KB On-Chip SRAM a bis zu 1,5 MB intern Flash Erënnerung.Den Apparat huet och eng extern Bus Interface (EBI) fir 'Kalibrierung'.Dës extern Bus-Interface gouf entwéckelt fir déi meescht Standard Erënnerungen ze ënnerstëtzen déi mat den MPC5xx an MPC55xx Famillen benotzt ginn.
• Betribssystemer Parameteren
- Ganz statesch Operatioun, 0 MHz - 80 MHz (plus 2% Frequenzmodulatioun - 82 MHz)
- -40 ℃ bis 150 ℃ Kräizung Temperatur Betribssystemer Beräich
- Low Power Design
- Manner wéi 400 mW Kraaftverbrauch (nominell)
- Entworf fir dynamesch Kraaftmanagement vu Kär a Peripherieger
- Software kontrolléiert Auer gating vun Peripherieger
- Low Power Stop Modus, mat all Auer gestoppt
- Fabrikéiert am 90 nm Prozess
- 1,2 V intern Logik
- Eenzel Stroumversuergung mat 5,0 V -10％/+5% (4,5 V bis 5,25 V) mat internen Reguléierer fir 3,3 V an 1,2 V fir de Kär ze liwweren
- Input an Output Pins mat 5,0 V -10%/+5% (4,5 V bis 5,25 V) Beräich
- 35%/65% VDDE CMOS Schaltniveauen (mat Hysteresis)
- Wielbar Hysteresis
- Wielbar Schluechtrate Kontroll
- Nexus Pins ugedriwwen duerch 3,3 V Versuergung
- Entworf mat EMI Reduktiounstechniken
- Phase-gespaarten Loop
- Frequenz Modulatioun vun System Auer Frequenz
- On-Chip Bypass Kapazitéit
- Wielbar Schluechtrate a Fuertstäerkt
• Héich Leeschtung e200z335 Kär Prozessor
- 32-Bit Power Architecture Buch E Programméierer Modell
- Verännerlech Längt Kodéierungsverbesserungen
- Erlaabt Power Architecture Instruktiounsset optional a gemëschte 16 an 32-Bit Instruktiounen kodéiert ze ginn
- Resultater a méi klenger Codegréisst
- Eenzel Ausgab, 32-Bit Power Architecture Technologie kompatibel CPU
- Uerdnung Ausféierung a Pensioun
- Präzis Ausnam Handhabung
- Branch Veraarbechtung Eenheet
- Engagéierten Filial Adress Berechnung Adder
- Branch Beschleunegung mat Branch Lookahead Instruction Buffer
- Luede / Store Eenheet
- Latenz vun engem Zyklus
- Ganz pipelined
- Grouss a Kleng Endian Ënnerstëtzung
- Mëssverstäerkt Zougang Ënnerstëtzung
- Null Belaaschtung fir Pipeline Bubbles
- Drësseg-zwee 64-Bit allgemeng Zweck Registere (GPRs)
- Memory Management Eenheet (MMU) mat 16-Entrée voll assoziativ Iwwersetzung Look-Aside Puffer (TLB)
- Separat Instruktiounsbus a Luede / Store Bus
- Vectored Ënnerbriechung Ënnerstëtzung
- Ënnerbriechungslatenz <120 ns @ 80 MHz (gemooss vun der Ënnerbriechungsufro bis d'Ausféierung vun der éischter Instruktioun vum Ënnerbriechungsausnam Handler)
