SPC5634MF2MLQ80 32-Bit Mikrocontroller – MCU NXP 32-Bit MCU, Power Arch Kär, 1,5 MB Flash, 80 MHz, -40/+125 °C, Automotive Qualitéit, QFP 144
♠ Produktbeschreiwung
| Produktattribut | Attributwäert |
| Hiersteller: | NXP |
| Produktkategorie: | 32-Bit Mikrocontroller - MCU |
| RoHS: | Detailer |
| Serie: | MPC5634M |
| Montagestil: | SMD/SMT |
| Pak/Këscht: | LQFP-144 |
| Kär: | e200z3 |
| Gréisst vum Programmspeicher: | 1,5 MB |
| Gréisst vum Daten-RAM: | 94 kB |
| Datenbusbreet: | 32-Bit |
| ADC-Opléisung: | 2 x 8-Bit/10-Bit/12-Bit |
| Maximal Taktfrequenz: | 80 MHz |
| Zuel vun den I/Oen: | 80 I/O |
| Versuergungsspannung - Min: | 1,14 V |
| Versuergungsspannung - Max: | 1,32 V |
| Minimal Betribstemperatur: | - 40°C |
| Maximal Betribstemperatur: | + 150°C |
| Qualifikatioun: | AEC-Q100 |
| Verpackung: | Schacht |
| Analog Versuergungsspannung: | 5,25 V |
| Mark: | NXP Semiconductors |
| Daten-RAM-Typ: | SRAM |
| I/O Spannung: | 5,25 V |
| Fiichtegkeetsempfindlech: | Jo |
| Produkt: | MCU |
| Produkttyp: | 32-Bit Mikrocontroller - MCU |
| Programmspeichertyp: | Blëtz |
| Fabréckspack Quantitéit: | 60 |
| Ënnerkategorie: | Mikrocontroller - MCU |
| Iwwerwaachungs-Timer: | Iwwerwaachungs-Timer |
| Deel # Aliasen: | 935311091557 |
| Eenheetsgewiicht: | 1,319 g |
♠ 32-Bit Mikrocontroller - MCU
Dës 32-Bit Automobil-Mikrocontroller sinn eng Famill vu System-on-Chip (SoC)-Geräter, déi all d'Features vun der MPC5500-Famill enthalen an och vill nei Funktiounen, zesumme mat der performanter 90-nm-CMOS-Technologie, fir eng wesentlech Reduktioun vun de Käschte pro Feature an eng bedeitend Leeschtungsverbesserung ze bidden. De fortgeschrattene a käschteeffiziente Hostprozessorkär vun dëser Automobil-Controllerfamill baséiert op der Power Architecture®-Technologie. Dës Famill enthält Verbesserungen, déi d'Architektur an Embedded-Applikatiounen verbesseren, zousätzlech Instruktiounsënnerstëtzung fir digital Signalveraarbechtung (DSP), integréiert Technologien - wéi eng verbessert Zäitprozessoreenheet, e verbesserte Queued-Analog-Digital-Konverter, e Controller Area Network an e verbessert modulare Input-Output-System - déi fir déi haiteg Low-End-Undriffsapplikatioune wichteg sinn. Dës Apparatfamill ass eng komplett kompatibel Erweiderung vun der MPC5500-Famill vu Freescale. Den Apparat huet en eenzegt Niveau vun der Speicherhierarchie, déi aus bis zu 94 KB On-Chip SRAM a bis zu 1,5 MB internem Flash-Speicher besteet. Den Apparat huet och eng extern Bus-Interface (EBI) fir 'Kalibrierung'. Dës extern Bus-Interface gouf entwéckelt fir déi meescht Standard-Speicher ze ënnerstëtzen, déi mat den MPC5xx- a MPC55xx-Familljen benotzt ginn.
• Betribsparameter
— Voll statesche Betrib, 0 MHz– 80 MHz (plus 2% Frequenzmodulatioun – 82 MHz)
— Betribsberäich vun der Verbindungstemperatur vun –40 ℃ bis 150 ℃
— Design mat gerénger Energieversuergung
– Manner wéi 400 mW Leeschtungsoflaf (nominal)
– Entworf fir dynamescht Energieverwaltung vum Kär a Peripheriegeräter
– Software-gesteiert Taktverbindung vu Peripheriegeräter
– Energiespuermodus, wou all Aueren gestoppt sinn
— Hergestallt am 90 nm Prozess
— 1,2 V intern Logik
— Eenzel Stroumversuergung mat 5,0 V -10％/+5% (4,5 V bis 5,25 V) mat engem internen Reguléierer fir 3,3 V an 1,2 V fir de Kär ze liwweren
— Input- an Output-Pins mat engem Beräich vu 5,0 V -10％/+5% (4,5 V bis 5,25 V)
– 35%/65% VDDE CMOS Schaltniveauen (mat Hysterese)
– Auswielbar Hysterese
– Auswielbar Schwenkratekontroll
— Nexus-Pins ginn iwwer eng 3,3 V-Stroumversuergung ugedriwwen
— Entworf mat EMI-Reduktiounstechniken
– Phasengespärte Schleif
– Frequenzmodulatioun vun der Systemtaktfrequenz
– On-Chip Bypass-Kapazitéit
– Auswielbar Schwenkgeschwindegkeet a Fuerkraaft
• Héichleistungsprozessor e200z335 Kär
— 32-Bit Power Architecture Book E Programméiermodell
— Verbesserunge vun der variabler Längtenkodéierung
– Erlaabt et, datt de Power Architecture Instruktiounsset optional an enger gemëschter 16- an 32-Bit-Instruktioun kodéiert gëtt
– Resultat ass eng méi kleng Codegréisst
— CPU kompatibel mat enger eenzeger Ausgab, 32-Bit Power Architecture Technologie
— Ausféierung an Récktrëtt an der Reiefolleg
— Präzis Ausnahmenbehandlung
— Filialveraarbechtungseenheet
– Dedizéierten Adder fir d'Berechnung vun der Filialadress
– Branchbeschleunigung mat Hëllef vum Branch Lookahead Instruction Buffer
— Eenheet lueden/späicheren
– Ladelatenz vun engem Zyklus
– Vollstänneg Pipeline
– Ënnerstëtzung fir Big an Little Endian
– Ënnerstëtzung fir falsch ausgeriichten Zougang
– Null Belaaschtungs-Pipeline-Blasen
— Zweeanzwanzeg 64-Bit Allgemengzweckregistere (GPRs)
— Speicherverwaltungseenheet (MMU) mat 16-Entréeën vollassoziativem Iwwersetzungs-Look-Aside-Puffer (TLB)
— Separat Instruktiounsbus a Lued-/Späicherbus
— Vektoréiert Ënnerbriechungsënnerstëtzung
— Interrupt Latenz < 120 ns @ 80 MHz (gemooss vun der Interrupt Ufro bis zur Ausféierung vun der éischter Instruktioun vum Interrupt Exception Handler)
